单芯片已死？巨头扎堆多芯片封装

本文由半导体产业纵横（ID：ICVIEWS）编译自semiengineering

多芯片封装凭什么成香饽饽。

随着芯片设计变得越来越大、越来越复杂，尤其是在人工智能和高性能计算工作负载方面，将所有功能集成到单个平面芯片上往往是不切实际的。但是，何时采用多芯片封装并非总是易事。

多芯片方案具有一些已被充分证实的优势。它允许设计人员将功能分配到不同的芯片上，从而提高良率。此外，它还可以通过使用较旧、成本更低的工艺节点来制造部分组件，从而降低成本并提高可靠性。随着标准的普及和工具的改进，这些优势的实现变得更加容易。另外，随着性能需求的不断提高以及先进工艺节点首次芯片成功率的下降，企业更有动力采用多芯片解决方案，以保持竞争力并更有效地管理功耗、成本和可靠性。

从设计到制造流程的两端，两股主要力量正在推动多芯片封装的发展。“首先是解耦，”西门子EDA中央工程解决方案总监Pratyush Kamal表示，“芯片尺寸越来越大，尤其是在非常先进的节点上，它们已经接近光罩的尺寸，而晶圆制造工艺又受到光罩尺寸的限制，这造成了一个问题。我们正在研究Cerebras公司如何利用一项新技术，将设计连接到光罩边界之外。现在，我们利用晶圆级封装技术来实现同样的目标，例如使用背面RDL等。然而，对于单片设计而言，边界仍然是光罩。推动先进封装应用的第二个因素是系统集成。这里指的是嵌入式电压调节器。我们将更多组件集成到封装内。从根本上讲，如果我们缩小电子设计的占地面积，就能节省功耗，提升性能。这两个因素正在推动先进封装的普及。”

但是，哪种多芯片方案才是最佳选择，这是一个难以回答的问题。“你可以采用标准封装，将两个芯片并排放置，通过UCIe或其他芯片间连接方式连接，”Cadence产品营销总监Mayank Bhatnagar解释道。“你可以采用中间带有硅中介层的先进封装，这当然成本更高。你甚至可以采用双芯片堆叠，或者垂直堆叠成3D结构。每种方案的门槛都略有不同。如果你谈论的是性能，如果设计能够完全集成到单芯片中，并且采用最新的工艺节点，那么性能无疑会是最快的。但这有很多假设，而这些假设大多数时候并不完全成立。这就是为什么我们看到性能最高的计算芯片往往率先采用了这种先进封装技术。如果能把所有东西都集成到单芯片中，性能当然很好，但考虑到我们所看到的AI高性能计算工作负载，这本身就是一个很大的‘如果’。即使能够集成到芯片中，如果芯片尺寸过大，良率也会很低。因此，采用多芯片封装的标准有时可能并非在于特定设计的性能，而在于能否经济高效地制造出足够大的设计。”

在许多情况下，将设计拆分是为了在大于单个芯片的区域内集成更多计算能力，但还有更多因素需要考虑。“您可能需要重用芯片组中的一些IP，因为这部分设计并没有改变，”Synopsys产品管理高级总监Amlendu Shekhar Choubey说道。此外，您可能还需要异构集成，即使用更适合特定功能的不同工艺节点。所有这些因素都会在您做出决策时发挥作用。我们提供的流程可以让系统架构师在编写RTL 代码或生成网表之前就做出这些决策并权衡利弊。一旦他们构思或设计了系统需要实现的功能，就可以利用我们工具流程中已有的关于所需技术的信息进行尝试。基于这种划分，多芯片架构是否适合他们？如果他们选择采用多芯片架构，又该如何构建？如何进行划分？有哪些权衡取舍？他们想要采用垂直架构？水平架构？还是垂直和水平架构相结合，并根据所选技术针对不同的芯片进行布局？所有这些功耗、性能和面积之间的权衡都可以在编写 RTL 代码或生成网表之前进行评估。这为他们提供了一个强大的工具，使他们能够在开始任何前端设计之前做出最优决策。

此时，需要做出一些高层决策。“在项目启动之前，我们会考虑功耗、性能和面积，这些构成了架构层面的规范，”Synopsys 硬件工程经理 Esha Dubey 表示。“这些决策都是在此基础上做出的。接下来，还需要考虑成本、功耗以及所需的散热方案。这些都是芯片架构师需要做出的决策。如果是 2D 或 2.5D 设计，或者采用多芯片 3D 堆叠，那么就需要制定布局图。然后，还要检查不同的芯片连接方式，由于我们还提供不同的 IP，因此必须决定要建立哪种 IP 连接。”

图1：多芯片架构流程图。来源：Synopsys

从单芯片架构转向多芯片架构的决策取决于诸多因素，涵盖架构设计到制造成本等各个方面。这种转变既是技术层面的，也是战略层面的，它会影响设计和制造流程。为了更深入地理解这一转变，有必要考察这些因素如何相互作用并影响芯片开发的整体方向。

“我们必须看看我们是如何最终拥有芯片生态系统的，” Keysight EDA的EDA 产品集成经理Stephen Slater 说。 “单个芯片的尺寸越来越大，占据了晶圆的大部分空间，最终导致制造问题，例如出现一些不符合规格的小区域。这意味着整个芯片都得报废，良率极低。通过将其拆分成更小的功能，可以从晶圆上获得更多芯片，从而提高良率。FPGA 厂商、CPU 厂商以及英伟达等公司率先实现了跨多个芯片的计算功能桥接。这使他们能够达到传统单晶圆扩展方式无法实现的性能目标。我们越是将复杂性集成到封装中，就越需要关注如何缓解任何潜在的性能瓶颈。现在，我们需要将高速信号从一个芯片传输到另一个芯片，因此在连接过程中会增加一些延迟，并可能出现串扰。大多数在芯片生态系统中运营的公司都会遵循某种高速互连的数字标准，例如 UCIe。UCIe 包含标准封装和高级封装，其中标准封装适用于更复杂的封装。这种封装方式更像是传统的有机封装，但我们通过封装将信号从一个芯片传输到另一个芯片。然后是更高级的封装，它采用硅互连。硅互连本身就是一个集成电路，需要与它连接的各个芯片组装在一起。后一种高级封装采用高密度互连，因此可以实现最快的传输速度和最高的连接密度。

因此，工程团队需要投入更多时间进行信号完整性和电源完整性分析。“这是我们非常重视的领域，我们发现客户也投入了大量精力来设计和优化这些链路，”Slater说道。“我们需要谨慎对待布局，这尤其棘手，因为中介层没有用于回流的实心接地层（通常是网格状接地层）。在芯片系统中，如何以平坦阻抗、低电阻路径将电源输送到所需位置，是一个日益重要的问题。我们在采用先进封装的应用中也观察到，这些应用往往需要消耗大量电流。电压较低，但电流很大，这给垂直供电的设计带来了巨大挑战。”

多芯片组装需要更多的工作，耗时更长，而且根据具体方法和目标工作负载的不同，成本可能会显著增加——至少在初始阶段是如此。“归根结底，这都是‘绝对必要，必须马上行动’的情况，”Bhatnagar说道。“采用多芯片意味着需要多次流片，因此所有这些掩模和封装的成本都会更高。”

部分成本取决于工程团队运用这些架构的熟练程度。“如果我权衡性能、功耗、面积和成本等各种因素，就性能而言，如果所有功能都能集成到单个芯片中，那么其性能将是最快的，”Bhatnagar说道。“芯片间通信会产生一些瓶颈，需要移动数据，这就是为什么分区如此重要。你需要对设计进行分区，以尽可能减少芯片间的数据移动量。”

当涉及多个芯片时，功耗也是一个需要重点关注的问题。“当数据从一个芯片传输到另一个芯片时，必须牺牲一些功耗，但如果能将部分设计保留在较旧的工艺节点上，而不是采用漏电更严重的新节点，则可以节省功耗，”Bhatnagar说道。“当芯片被分割时，原本的标准单元连接会变成芯片间连接到封装。因此，每次大数据传输的成本都会高于在单芯片上进行传输的成本。我们看到每个客户都希望大幅降低功耗，而作为UCIe和芯片间接口的供应商，降低功耗可能是我们的首要目标——因为客户一旦想要将芯片分割成两个，就会立即感受到功耗带来的影响。”

多芯片组装的经济性

经济性在决定是否从平面SoC转向多芯片组装方面起着重要作用。

“当你把整个SoC升级到像2nm这样的全新工艺时，晶圆成本——也就是每个单芯片的成本——会非常高，”Bhatnagar解释道。“而且，如果设计规模很大，良率就会很低。再加上晶圆成本高，意味着每个芯片的成本会非常高。假设你想把GPU或高性能计算核心升级到新工艺。使用多芯片封装，你可以只升级这部分，而把其他部分都留在旧工艺节点上。这样一来，成本不仅降低了晶圆成本和每个芯片的成本，也降低了设计成本。假设你有一个射频接口，升级到多芯片封装不会带来太多好处。你完全可以把它留在旧工艺节点上，因为它已经过测试和硅验证。这样既降低了设计成本，又提高了可靠性。你不需要把所有的模拟电路都重新设计到新工艺上。”

过去几年，封装成本也有所下降。新的厂商进入市场，使得先进的封装技术更容易获得，开发人员也正在利用这一点。

需要考虑的因素

芯片架构师通常负责决定何时对设计进行分解。他们首先会根据一些需求定义产品。例如，超大规模数据中心可能需要112、224 或 448 Gbps 的吞吐量。

Synopsys SoC 工程高级总监 Shawn Nikoukary 表示：“接下来，他们会查看一系列 IP 组合，从中进行选择。这些 IP 是否支持多芯片？然后，他们会考虑功耗。功耗是最重要的需求，尤其是在数据中心。因此，在架构层面，他们必须考虑所有可以实现的节能措施，这通常会促使设计采用更先进的封装。为了在高数据速率、低功耗和更小的制程节点上支持这些 IP，它们自然而然地会采用先进的封装。”

还有其他架构和工具方面的考量。“真正的瓶颈在于集成复杂性，而不仅仅是规模扩展，” ChipAgents首席执行官William Wang 表示。“当系统级集成（延迟、带宽、电源域、复位、时钟）无法再通过单芯片 RTL 和后期物理签核进行可靠推断时，先进的封装技术就变得必不可少。芯片边界将架构假设转化为硬性约束。一旦逻辑跨越芯片，接口正确性、延迟假设、协议规则以及电源和复位行为都必须明确定义并持续检查。这些方面的隐性违规是后期故障的主要原因。”

工具本身也需要足够强大。“工具失效的原因在于架构意图无法通过机器验证，”王说道。“规格、图表、RTL 和集成脚本都会随着时间推移而发生变化。ChipAgents 的优势在于，能够在封装和芯片决策最终确定之前，将架构意图转化为 RTL 和集成阶段持续验证的约束条件。”

挑战错综复杂，相互交织，尽管取得了一些进展，但EDA工具仍然落后于封装技术的快速发展。“仿真必不可少，信号完整性至关重要，”Nikoukary说道。“过去是PCBM封装，现在更像是芯片内部的硅封装。相关的仿真类型和新工具也在不断发展。多芯片决策并非单一因素决定，而是涉及IP、架构、生态系统和工具等诸多方面。这是一个非常复杂且多方面的问题。如今，封装工程师们很幸运，能够置身于这一切的中心，将所有芯片整合在一起，解决仿真问题。这包括热仿真、电仿真、EMIR仿真、机械仿真和多物理场仿真。他们还必须与生态系统合作，确保我们提出的设计能够获得相应的PDK。并且，当设计最终发布时，这项新技术已经成熟，良率也达到了预期。”

图2：多芯片设计方法。来源：Synopsys

尽管如此，这些工具仍在不断进步。“与过去的先进封装工具相比，如今的工具速度比手工布局快10倍，”Nikoukary补充道。“这一切都离不开人工智能或自动化，而且技术也在不断发展。这并非是挑战叠加，而是解决方案日趋成熟，人们也逐渐掌握了如何更快地完成工作。要知道，一个封装里要包含50个芯片，所以用以前的工艺和工具是无法完成设计的。”

那么为什么要这样做呢？西门子EDA部门的Kamal表示：“目标是降低成本，同时也要提高性能。HBM就是一个典型的例子。这是一个聚合的例子，而不是一个分解的例子。以前，我们电路板上会有内存，比如DDR，后来我们改用封装内的HBM。”

类似的趋势也出现在6G通信中。“各国政府都关注3DHI（三维异构融合），因为6G通信涉及100GHz以上的频谱，”卡迈勒说。“通信基础知识告诉我们，天线尺寸与波长维度相关。天线的螺距不能低于‘这个值’。”因此，当我们观察6G载波的波长λ时，会发现天线的间距已经达到了微米级，这意味着我们需要考虑天线封装——也就是整个6G堆栈。DARPA（美国国防高级研究计划局）希望实现这一目标。其他国家政府也希望实现这一目标。物理规律自然而然地推动着这一方向的发展。美国正在致力于此。我们称之为NGMM（下一代微电子制造）。这是一个由DARPA和德克萨斯州政府共同资助的项目。2024年，德克萨斯电子研究所获得了15亿美元的资金，用于建设这座3D异构集成设施，西门子是合作伙伴之一。美国有二十多家公司和大学正在合作推进该项目。因此，实现6G的全面系统应用是我们的最终目标。

未来

如何才能让工程团队更容易地迁移到多芯片组装？一个常见的答案是：减少选择。

Cadence公司的Bhatnagar表示：“对于想要构建开放芯片经济或芯片市场的用户来说，一个挑战是芯片变体的数量。目前，变体数量实在太多了。由于我负责UCIe和定制的Ultralink芯片间IP，所以我亲眼目睹了各种变体的数量。去年我给一些新员工做培训时，我告诉他们，在一个工艺节点上，我可以制造32种UCIe芯片，这还不包括3D堆叠。仅2D和2.5D工艺节点，我就能制造32种变体。这就是问题所在，因为一旦市场被细分成如此狭窄的领域，任何用户都很难开发出一款具有广泛吸引力的芯片。毕竟，他们可能最终瞄准了市场‘A’，但两年后，当芯片开发完成时，他们可能会发现市场已经转向了‘C’方向。一些凝聚力，一些共同努力的方向，将会有所帮助。”