基于FPGA的DDR控制器的读写系统、方法及存储介质技术方案

本发明专利技术提出一种基于FPGA的DDR控制器的读写系统、方法及存储介质。该系统包括：DDR控制器和至少一个DDR存储器。其中，DDR控制器用于判断时钟信号中任一时钟沿的使用环境是否满足发送情形，若满足，则发送当前状态的DDR指令，然后再次更新DDR指令；反之，仅更新当前状态的DDR指令；基于发送当前状态的DDR指令，DDR控制器执行读操作/写操作。本发明专利技术中DDR控制器基于FPGA所实现，在FPGA内通过设置写/读处理模块，以判断时钟沿信号的使用信号，并提出高效读写操作的解决方案，解决了当前技术中实现高效读写依赖于FPGA封装IP本身的性能。本发明专利技术中DDR控制器的读写方法基于FPGA所实现，使得读写方法可以实时处理判断，保证高效且无遗漏的执行读写操作。

全部详细技术资料下载

【技术实现步骤摘要】

本专利技术涉及数据传输，特别涉及一种基于fpga的ddr控制器的读写系统、方法及存储介质。

技术介绍

1、ddr＝double data rate双倍速率，ddr sdram＝双倍速率同步动态随机存储器，一般称为ddr。ddr为常见的缓冲元件，其优势为容量大，容量虽不及硬盘大，但已足够放置各种计算元件(cpu/soc/asic等)所需的缓冲资料。

2、部分fpga在封装的ddr3 controller ip，支持不同的命令burst长度（burst，突发传输长度，每次最多连续传输数据量），可在特定条件下（即理想化应用场景），例如命令burst为最大值时的连续读或者连续写，此时拥有最高的读写传输效率。但是对于复杂非理想化场景，如读写轮换，或数据量不一，跨内存地址边界传输等的情况，此时通常使用burst=1，以保证读写的正确性，但读写效率会大幅度降低，无法进行高效的读写操作。

3、中国专利cn 110910921 a提供的命令读写方法、装置，接收总线读/写命令。该专利通过增加一定的缓存区并划片，通过控制逻辑对总线接口的读/写命令进行合并

【技术保护点】

1.一种基于FPGA的DDR控制器的读写系统，其特征在于，包括：

2.根据权利要求1所述的基于FPGA的DDR控制器的读写系统，其特征在于，所述指令所包含的读指令/写指令信息状态存在异常，包括：在读指令/写指令存在的状态，出现指令改变、地址不连续、地址跨边界的至少一种情况。

3.根据权利要求2所述的基于FPGA的DDR控制器的读写系统，其特征在于，所述指令改变，包括：在读指令/写指令存在的状态，由连续读指令切换为写指令，或者由连续写指令切换为读指令，则发送当前状态的DDR指令，发送后更新DDR指令为写指令/读指令，便于执行切换后的写操作/读操作。

4.

【技术特征摘要】

1.一种基于fpga的ddr控制器的读写系统，其特征在于，包括：

2.根据权利要求1所述的基于fpga的ddr控制器的读写系统，其特征在于，所述指令所包含的读指令/写指令信息状态存在异常，包括：在读指令/写指令存在的状态，出现指令改变、地址不连续、地址跨边界的至少一种情况。

3.根据权利要求2所述的基于fpga的ddr控制器的读写系统，其特征在于，所述指令改变，包括：在读指令/写指令存在的状态，由连续读指令切换为写指令，或者由连续写指令切换为读指令，则发送当前状态的ddr指令，发送后更新ddr指令为写指令/读指令，便于执行切换后的写操作/读操作。

4.根据权利要求2所述的基于fpga的ddr控制器的读写系统，其特征在于，所述指令为超时接收状态，包括...

【专利技术属性】

技术研发人员：张泽，杨晨飞，曹桂平，董宁，

申请(专利权)人：合肥埃科光电科技股份有限公司，

类型：发明

国别省市：

全部详细技术资料下载 我是这个专利的主人