FPGA项目开发之时钟规划

当我刚开始我的FPGA设计生涯时，我对明显更小、更不灵活的 FPGA（想想 XC4000XL / Clcyone3/4和 Spartan）和工具的非常简单的时钟规则之一是尽可能只使用单个时钟。当然，这并不总是可能的，但即便如此，时钟的数量仍然有限。

多年来，当我们转向功能更强大的设备和工具后，我们经常能发现自己的设计具有复杂的时钟结构，其中包括有源同步设备，如连接到处理器的 AXI 时钟、信号链时钟，并且需要处理跨时钟域问题（在视频应用中尤其常见）。

这意味着我们有一个复杂的时钟环境——一个很容易出现时钟错误的环境。这将导致时序很难收敛或更产生糟糕的情况，例如引入无意的时钟域交叉错误，从而导致数据或控制信号跟随损坏。

我们将从 7 系列FPGA开始我们的旅程。当我们考...