FPGA项目开发之同步信号和亚稳态

让我们从触发器开始，所有触发器都有一个围绕活动时钟沿的建立（setup time）和保持窗口（hold time），在此期间数据不得更改。如果该窗口中的数据实际发生了变化，则触发器的输出将进入不确定状态，这既不是逻辑 0 也不是逻辑 1。在定义的恢复时间（recovery time）后，触发器输出将恢复为逻辑 0 或逻辑 1。

每个系列器件的建立和保持时间以及恢复时间都是独一无二的，这些信息通常在数据表或应用说明中定义。一般来说，当我们设计 FPGA 满足时序约束时，我们不必过于担心它们，因为 Vivado 会尽量满足约束中定义的性能。