FPGA开发基础知识问答

-arch : device architecture:spartan2, virtex, etc.

-lib : library: unisim, smartmodel, etc.

新的版本把原来的-f拆开成了-arch和-lib，而-f则指读取文件，不过也还可以兼容原来的写法的

编译之后，compxlib会自动修改modelsim.ini，重新打开ModelSim，就能看到新的库了

Q52 SE中一些常用的实用功能

镜像：Project --> Take Snapshot，用这个很容易做版本控制；

打包：Project --> Archive，将工程文件夹打包，方便转移与交流

Q53、门控时钟整理与总结

当综合器出现这样的Warning时，即提示发现了门控时钟

WARNING DesignRules:372 - Netcheck: Gated clock. Clock net _n0019 is sourced by

a combinatorial pin. This is not good design pracTIce. Use the CE pin to

control the loading of data into the flip-flop.

Q54:如果一个时钟节点由组合逻辑驱动，那么它就形成了门控时钟了。综合器建议用组合逻辑驱动CE引脚。

为什么综合器会出现这样的警告呢？

原来门控时钟容易产生毛刺...