基于Vivado的FPGA的开发流程（好多面试官都问了）

目录1.项目的需求分析

在开发项目之前，需要对任务进行需求分析，如对FPGA芯片的工作速率、器件的自身资源、成本、功耗等等。完成需求分析之后，就可以选择合适的设计方案（建议在vision上把项目的具体模块一一画出来）和器件了。

2.设计输入

根据项目的需求，通过veriolg HDL代码开发出能实现某种功能的电路。

3.功能仿真（RTL级仿真）

功能仿真（写test_bench文件），其实就是根据设计输入的代码，给输入信号一个激励，用来验证自己写的代码能不能实现需求，并判断有没有写出什么bug。

常用的仿真软件包括ViVado自带的仿真其和modelsim仿真器。我个人建议用modelsim仿真，因为它的仿真速率更快。

此外， 功能仿真是没有考虑电路的延迟信息的，只是对逻辑功能进行检测，并不保证上板运行的准确性。

4.逻辑综合

Synthesis（综合）是将高级语言（如Verilog或VHDL）描述的电路转换为可在FPGA上实现的低级语言（如逻辑门级网表或物理门级网表）。综合工具将高级语言描述的电路转换为逻辑门级网表或物理门级网表，以便在FPGA上实现

5.添加引脚约束文件

有两种方法可以添加引脚约束，一是利用