【从0开始学FPGA-3】Verilog语言简介

时间：2024-08-02 来源：网络搜集关于我们 0

“ 一个多年老硬件攻城狮，开始从0学FPGA......”

小编通过Vivado学习了几个例程，基本把软件环境搞通了，最大的体会是回到Verlilo的学习，只有把Verilog这门语言学会了，才能在实际的开发中得心应手。需求是输入，算法是核心、语言和开发环境是工具，真所谓“巧妇难为无米之炊”。

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Verilog的基本知识

硬件描述语言(HDL,hardware description language)是一种用形式化方法来描述数字电路和系统的语言。数字电路系统的设计者利用这种语言可以从上层到下层(从抽象到具体)逐层描述自己的设计思想,用一系列分层次的模块来表示极其复杂的数字系统。然后利用电子设计自动化(以下简称为 EDA)工具逐层进行仿真验证,再把其中需要变为具体物理电路的模块组合经由自动综合工具转换到门级电路网表。接下去再用专用集成电路(ASIC)或现场可编程门阵列(FPGA)自动布局布线工具把网表转换为具体电路布线结构的实现。在制成物理器件之前,还可以用 Verilog 的门级模型(原语元件或 UDP)来代替具体基本元件。Verilog HDL和VHDL是世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。VerIlog HDL开发设计流程如下:

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Verilog的基本概念

Verilog HDL是一种用于数字系统设计的语言。用 Verilog HDL 描述的电路设计就是该电路的 Verilog HDL模型,也称为模块。Verilog HDL 既是一种行为描述的语言也是一种结构描述的语言。这就是说,无论描述电路功能行为的模块或描述元器件或较大部件互联的模块都可以用 Verilog 语言来建立电路模型。如果按照一定的规则和风格编写，功能行为模块可以通过工具自动地转换为门级互联的结构模块。Verilog 模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们所对应的模型类型共有以下5种,现分别给以简述。(1)系统级(system-level):用语言提供的高级结构能够实现待设计模块的外部性能的模型；(2)算法级(algorithm-level):用语言提供的高级结构能够实现算法运行的模型；(3)RTL级(register transfer level):描述数据在寄存器之间的流动和如何处理、控制这些数据流动的模型；(4)门级(gate-level)描述逻辑门以及逻辑门之间连接的模型；(5)开关级(switch-level);描述器件中三极管和储存节点以及它们之间连接的模型。Verilog 还可以用来描述变化的测试信号。描述测试信号的变化和测试过程的模块也称为测试平台(testbench或testfixture),它可以对上面介绍的电路模块(无论是行为的或结构的)进行动态的全面测试。通过观测被测试模块的输出信号是否符合要求,可以调试和验证逻辑系统的设计和结构正确与否,并发现问题及时修改。由此可见，Verilog的特征： (1)Verilog HDL程序是由模块构成的。每个模块的内容都是位于module和endmodule两个语句之间。每个模块实现特定的功能。(2)模块是可以进行层次嵌套的。正因为如此,才可以将大型的数字电路设计分制成不同的小模块来实现特定的功能。(3)如果每个模块都是可以综合的,则通过综合工具可以把它们的功能描述全都转换为最基本的逻辑单元描述,最后可以用一个上层模块通过实例引用把这些模块连接起来,把它们整合成一个很大的逻辑系统。(4)Verilog 模块可以分为两种类型:一种是为了让模块最终能生成电路的结构,另一种只是为了测试所设计电路的逻辑功能是否正确。(5)每个模块要进行端口定义,并说明输入、输出口，然后对模块的功能进行描述。(6)Verilog HDL程序的书写格式自由，一行可以写几个语句，一个语句也可以分写多行；(7)除了endmodule语句外，每个语句和数据定义的最后必须有分号。(8)可以用/*··....*/和//......对 Verilog HDL程序的任何部分作注释。一个好的有使用价值的源程序都应当加上必要的注释,以增强程序的可读性和可维护性。----------------------------------------------------------------参考书籍:【《Verilogs数字系统设计教程》夏宇闻】----------------------------------------------------------------低温锡膏推荐淘宝店铺“电子eStore

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