干货连载 | Basys3 FPGA个人学习笔记（一）

来源 | DIGILENT中文技术社区

作者：zoudesuo

Xilinx在2012年推出Vivado软件之后，就一直主推在Vivado软件中进行设计开发，所以本人也想跟上Xilinx的潮流步伐，学习如何在Vivado环境中进行设计开发；但是苦于没有硬件支撑，于是把我的情况和DIGILENT中国团队的相关人员说明，得到了相关人员的积极响应和支持。很幸运地申请到了Basys3开发板。

由于DIGILENT所推崇的理念之一就是合作与分享，为了感谢DIGILENT以及一些网友对我在FPGA学习道路上的帮助和支持，我也想把使用Basys3板卡的学习心得和大伙一起分享，受益于网络，反馈于网络。

由于本人手中有一本《基于Xilinx Vivado的数字逻辑实验教程》，这本书就是基于basys3板卡，可能会把这本书的一些学习心得分享出来。此外，由于本人是一名信号处理专业的学生，可能主要会进行一些有关数字信号处理的设计实现。打算尽量一周写一个帖子。由于第一次写帖子，可能写的不好，希望大家见谅。

实验内容：在vivado2015.1软件内进行一个工程的创建和源代码文件的建立

实验平台：Xilinx大学计划与Digilent联合推出的“Basys 3” FPGA开发板

●  工程创建：

1）桌面上找到vivado快捷方式，点击Create New Project，点击Next 

2）在“ Project Name”和“Project location”填写项目名称和工程的存储路径，本次实现项目名称为“Basys3”，同时将“Create Project Subdirectory”勾选上，生成项目文件子目录；点击Next。

3）进入Project Type选项卡，选择工程类型为“RTL Project”,当选择该选项时，通过vivado软件就可以实现从RTL创建到比特流文件的整个设计流程。我们可以添加RTL源文件，以及调用ip核等等；同时也要讲Do not specify sources at this time勾选上。

4）点击Next，在Default Part 界面上，选择芯片的型号等，Basys3开发板的是XC7A35T-1CPG236C 在“New Project Summary”上点击Finish，完成项目的创建。

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●  源代码文件建立：

1）由于我一直使用veriog编写，所以首先设置工程属性的语言为verilog，在主界面的左侧Flow Navigator、Project Manager、 Project Setting、 Target lauguage 选择verilog。

2）在Source选项卡里面右击Design Source，选择Add source，选择“Add or Create Design source”，点击Next

3）点击左侧的“+”，选择“create file”，在“Create source file”界面填写文件名称，点击OK，finish。

4）弹出“Define Module”界面，在里面可以定义输入、输出端口，也可以不定义，在后面的源文件里面可以编写，直接点击ok，在弹出的窗口点击yes；在“Design Source”里面双击你项目的名称就可以打开源文件窗口，可以编写verilog了。

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至此一个工程的创建以及源代码文件的建立完成。  

实验内容：进行Vivado与Modelsim关联，以及对功能为当key=1时，led=1，当key=0时，led=0的LED模块进行功能仿真

实验平台：Xilinx大学计划与Digilent联合推出的“Basys 3” FPGA开发板

在进行信号处理的时候，必不可少的工具就是matlab了；在进行一些算法的理论研究和实现都是先要在matlab中成功实现后，然后才谈论在硬件上是否进一步实现。而matlab和FPGA开发环境之间的数据交互就可以通过modeisim仿真软件来实现。

●  Vivado与Modelsim关联

1）首先，打开编译库工具：开始---所有程序---Xilinx Design Tools--Vivado 2015.1--- Vivado 2015.1 Tcl Shell，如下图所示：

2）打开Vivado 2015.1 Tcl Shell

3）在上面的界面里输入下面的TCL语句:

compile_simlib -directory D:/xilinx_sim_lib_vivado -simulator mode lsim-simulator_exec_path C:\modeltech64_10.1c\win64

其中，D:/xilinx_sim_lib_vivado就是编译后，库文件放置的位置。C:\mode   lt ech64_10.1c\win64是我电脑Modelsim安装的路径。每个人的安装路径不一样，这个根据个人的安装路径设置。

4）当出现下面的界面就表示仿真库编译成功了:

5）打开D:/xilinx_sim_lib_vivado文件夹可以发现，所有的库文件和Modelsim.ini文件均已生成。

6）接下来就是关联了：打开Vivado软件，找到下图红色框的simulation setting，单击

7）框1 target simulator选择modelsim simulator，框2表示仿真库路径是D:/xilinx_sim_lib_vivado。点击Apply和ok。就将Vivado2015.1和Modelsim10.1c关联在一起了

●  功能仿真

通过编写testbench文件对设计进行功能验证。其中如何创建工程和编写源代码在《Vivado创建工程和编写源代码》已经说明，故不再啰嗦。

当源代码编写完之后，就要综合synthesis 点击Flow Navigator选项卡 run synthesis进行综合，综合后在下面的message一栏查看综合信息，是否有critical warning和错误，没有问题就进行testbench文件的编写。

其中源文件代码：

一切没有问题，接下来就是进行仿真验证，点击run simulation ---Run behavioral simulation就可以进行功能仿真了。

测试结果：当key=1时，led=1；当key=0时，led=0；符合设计要求。

DIGILENT Basys3是当前各大高校数电课堂教学首选的Xilinx大学计划官方FPGA开发板，被誉为“数电学习神器”，特别适合刚开始接触FPGA技术的学生或初学者。

Basys3是一款可由Vivado工具链支持的入门级FPGA开发板，带有Xilinx Artix-7 FPGA芯片架构。该款产品是广受欢迎的Basys系列FPGA开发板中最新的一代，相比上一代版本Basys2，其性能上无论是核心芯片还是板载IO都具有极大的提升。

Basys 3秉承所有Basys系列开发板一直以来的特色：即用型的硬件，丰富的板载I/O口，所有必要的FPGA支持电路，免费的软件开发平台，以及适合高校教师及学生群体的售价，也是业界首款具备SOC能力的设计套件。

特别提示：针对高校教师与在校学生，现DIGILENT原厂官方在原有学术优惠价的基础上推出“Basys3 买4送1”特别优惠。详情请见：www.digilent.com.cn/products/product-basys3-artix-7-fpga-board.html

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