时间：2024-08-01 来源：网络搜集 关于我们 0
中国集成半导体人才存量46.1万人，人才缺口32万人，平均每年人才需求为10万人，但想入门半导体行业，学好HDL语言却并不太容易。
做好FPGA，入门半导体行业，需要从硬件的角度思考开发的过程，理解IDE工具工作背后的深层次含义，学习HDL不要一上手就写代码，切记盲目的使用浮点，随意的进行除法和开方等运算，这和FPGA本身的特性及硬件结构相关，时序分析也并不难，但一定要理解时序分析的本质原因，理解清楚这5条准则，其实用哪款FPGA都不会太难。
1、学习FPGA切记一开始就写代码，一写就是好多年！
FPGA作为典型的硬件开发过程，其难点在于FPGA硬件的深刻理解，优秀的FPGA工程师是基于数学模型+FPGA底层硬件的理解去优化代码，而不是根据算法，在不清楚FPGA硬件情况下直接用HDL进行描述，这里我们通过两款FPGA器件的DSP架构，和大家分享一下在数字信号处理过程中FPGA代码的优化过程。
Gowin DSP资源
Xilinx DEP48E资源
2、需要深刻理解IDE工具的背后逻辑！
Xilinx第四代ASMBL FPGA底层架构
FPGA开发者通常的开发过程是写好代码，然后修改语法错误，按照工具的先后流程点击相关选项，下载代码，可是你是否思考过，所谓的综合，布局布线，物理约束，时序约束等背后深层次含义以及IDE相关参数设置对我们设计的影响。
3、不要盲目的浮点，开方，除法，指数运算！
在数字信号处理过程，我们通常建议用户先将浮点数据进行定点量化，碰到开方运算，我们通常建议是否可以简化成绝对值和平方再进行处理，尽量避免除法运算，那背后的逻辑又是什么呢？
Xilinx高效低成本Spartan-7 FPGA器件特征
4、时序约束和时序分析没有想象中的那么难！
周期约束，输入输出延迟约束，生成时钟约束，时钟应该走全局时钟网络，要进行多周期约束，设置伪路径这些时序约束中常用的技巧，是否都清楚背后的逻辑，这个部分想和大家一起探讨时序约束底层的逻辑。
时序分析必需的三条路径：源时钟、数据、目的时钟路径
5、如果你理解了底层，用任何一家FPGA原厂都差不多！
有一个有趣的统计：FPGA大部分的问题是由跨时钟域导致，如果你真正理解FPGA，进行FPGA代码的移植都不会太麻烦，而最终选择哪家的FPGA其实也就不太重要，因为万变不离其宗。
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主讲嘉宾：Mill直播亮点：1、学习FPGA切记一开始就写代码，一写就是好多年！
2、需要深刻理解IDE工具的背后逻辑！
3、不要盲目的浮点，开方，除法，指数运算！
4、时序约束和时序分析没有想象中的那么难！
5、如果你理解了底层，用任何一家FPGA原厂都差不多！
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