基于IBIS模型的FPGA信号完整性仿真验证方法

人工智能与深度学习等领域的快速发展，使得FPGA等器件应用范围愈加广泛，同时也要求器件的开关速率加快、引脚数量增多。但陡峭的时钟边沿和增加的引脚数使得杂散、耦合、寄生电容电感会对器件产生诸多信号完整性（Signal Integrity，SI）问题。这不仅会降低器件的应用可靠性，对通信网络引入噪声，严重时会致使系统功能失效[1]。

一个高速数字系统的信号完整性与以下三种设计层次上的因素有关：(1)芯片级：I/O buffer和信号回流的路径设计不当等[2]；(2)封装级：封装的高电感系数，阻抗不匹配[3]，布线不当和信号回流路径布局不合理等；(3)PCB板级：链路串扰，端口反射，信号衰减，电磁兼容问题等[4]。

目前，对于包括FPGA在内的高速数字器件的信号完整性研究较多，但是均局限于在设计过程中如何改善器件信号完整性。如顾炯炯等人分析了高速集成电路的封装对信号完整性的影响[5]；尚玉玲等人通过建立TSV三维物理模型来分析信号完整性影响因素[6]；YE Y等人使用模块化建模获得等效电流从而进行信号完整性分析[7]。可以看出，这些工作缺少针对设计师选用器件的角度的考虑，而器件自身引入的信号完整性关系到设计系统的鲁棒性，因而，开展器件信号完整性的验证是很有意义的。